数字电路与逻辑设计可视化实验室
交互式探索数字电路与逻辑设计的核心概念。从基本逻辑门到组合与时序电路，从有限状态机到 FPGA 布线，每个模块提供 SVG 可视化与实时交互控件，帮助理解数字系统的设计原理与信号流。
逻辑门
基本逻辑门是数字电路的构建块。AND、OR、NOT 构成完备集，NAND/NOR 为万能门，XOR/XNOR 用于比较与运算。点击输入端切换电平，选择不同门类型查看真值表与输出。
组合电路
组合电路由逻辑门构成，输出仅取决于当前输入。多路选择器 (MUX) 在多路数据中选一路输出，多路分配器 (DEMUX) 将数据分发到指定通道，编码器与译码器实现信号压缩与展开。
半加器与全加器
加法器是算术运算的核心。半加器处理两个 1 位相加，全加器引入进位输入。多个全加器级联构成串行进位加法器 (Ripple-Carry)，超前进位 (Carry-Lookahead) 通过并行计算进位大幅提升速度。
时序电路
时序电路具有记忆功能，输出取决于输入与当前状态。触发器 (SR/D/JK/T) 是基本存储单元，在时钟边沿更新状态。下方可视化展示触发器结构与同步时序波形。
有限状态机
有限状态机 (FSM) 用有限状态与转移描述系统行为。Moore 机输出仅依赖当前状态，Mealy 机输出依赖状态与输入。本例为"101"序列检测器，输入序列逐步驱动状态转移。
寄存器与计数器
寄存器由触发器阵列构成，用于存储与移位数据。移位寄存器逐位移动数据，环形计数器与约翰逊计数器是特殊移位结构，加/减计数器在时钟驱动下递增或递减。
存储器
存储器是数字系统的数据仓库。RAM 可读写，ROM 只读，缓存 (Cache) 加速访问。地址经行列译码器定位存储单元，本模块可视化 4×4 存储阵列的寻址与读写过程。
FPGA 布线
FPGA 由可配置逻辑块 (CLB) 阵列与可编程互连构成。每个 CLB 内含查找表 (LUT) 实现任意逻辑函数，互连网络按需连接各 CLB。本模块展示 CLB 矩阵、LUT 配置与布线路径。